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拼凑Chiplets

将这种打包方法推向主流的变化,以及未来的挑战。

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有几家公司正在将芯片模型作为开发下一代3d芯片设计的一种手段,但这种方法在成为业内其他公司的主流之前仍有很长的路要走。

使用小芯片模型提高3D芯片设计需要几件事。一些大型球员有碎片,但大多数是专有的。其他人缺少一些关键组件,使得难以开发这些设计。但是,若干实体正在迁移到市场进入市场,这可能会使客户在未来的某些时候更容易获得更多信息。

如今,公司、政府机构和研发机构都在全力以赴chiplets,这是一种用于开发高级系统级设计的替代方法。使用这种方法,供应商可以在库中提供模块模具或芯片的菜单。芯片可以有不同的功能和处理节点。客户可以混合和匹配芯片,然后将它们组装到现有的高级包或新的架构中。其目标是加快上市时间并降低成本。

这个概念并不新鲜。多年来,AMD、DARPA、英特尔、Marvell和其他公司都开发了微晶片设计。今天,英特尔、AMD和其他公司正在开发下一波基于芯片的产品。TechSearch International总裁Jan Vardaman说:“明年你会看到越来越多的芯片设计。”

与传统方法相比,微晶片在推进复杂芯片设计方面可能有一些优势。传统上,为了推进一个设计,供应商会把几个功能集成到一个系统级芯片(SoC)。然后,每一代,他们会在SoC上填入更多的功能。但这种方法在每一代都变得越来越困难和昂贵。

虽然有些人会继续遵循这条道路,但其他人正在寻找这样的替代品先进的包装.推进芯片设计的另一种方法是在包装中组装复杂的模具。先进的包装有不同的形式,并且小芯片是许多方法之一。但是,小费品承诺使新的架构能够以更低的成本模仿今天的SOC。

尽管如此,这种方法仍处于起步阶段,在成为面向广泛客户的主流产品之前,这项技术还有很长的路要走。如今,只有少数公司拥有开发这些产品的内部能力。大多数公司都没有相应的专业知识。这使得开发类似微晶片的设计变得困难(如果不是阻碍的话)。

基本上,需要几件碎片,带来基于小芯片的产品,包括设计能力,模具,模具到模具互连和制造策略。这些碎片中的许多都在开放市场中出现,但它们分散。其他碎片在研发中。

但微晶片方法有了一些新进展:

  • 台积电正在将这些芯片安装到位,以便为代工客户提供类似微晶片的设计。
  • 其他的铸造厂和sat都在开发芯片策略。
  • 开放式域特定架构(ODSA)子项目是一个行业组织,正在这里开发几个关键件。ODSA还正在开发所有开发人员的钟形设计和建模指南。有一天,它希望有一个论坛,您可以在开放市场购买和销售小芯片。

还有其他一些努力。即便如此,厂商在芯片的设计、集成、制造和供应链方面仍面临各种挑战。

为什么chiplets ?
多年来,集成电路供应商一直依靠扩大规模来推进芯片设计,在每个新节点将更多的晶体管封装到SoC上。今天最先进的芯片有数十亿个晶体管。但芯片的扩展变得越来越困难,而且扩展所带来的价格、性能和功率优势的缩减速度都快于晶体管。

除了3海里,finFETs就会失去动力。从2022年的3nm节点开始,该行业正在转向一种新的晶体管类型,称为gate-all-around

“门全能,或GAA晶体管,是一种改进的晶体管结构,门从各个方面接触通道,并使持续缩放,”Nerissa Draeger说,大学接触主任林的研究.”Nanosheets概念可能很简单,但它们给制造业带来了新的挑战。”

设计成本是另一个问题。IBS首席执行官汉德尔·琼斯表示,设计一个28纳米芯片的平均成本为4000万美元。相比之下,7纳米芯片的设计成本为2.17亿美元,5纳米芯片的设计成本为4.16亿美元。他补充说,一个3纳米的设计将耗资5.9亿美元。

多年来,该行业已经认识到这些有问题的趋势。基于异构集成的高级打包是实现以前只有通过扩展soc才能获得的好处的另一种方法。业内已经为多种应用开发了各种先进的封装类型,但由于成本问题,这种方法通常局限于高端应用。

不过,这种情况正在开始改变。“行业投资越来越先进的包装上一直努力致力于改善系统级互连密度,降低能耗,实现更小的外形和更低的成本通过扩展包访问的音高和将更多的功能集成到一个包,“小刘说,高级项目经理布鲁尔科学

先进的封装解决了当今系统中的几个挑战。例如,在系统中,数据在单独的处理器和存储设备之间来回移动。但有时这种交换会增加延迟并增加能量消耗。解决这个问题的一种方法是将内存和处理器紧密地结合在一起,并将它们集成到一个包中。

该公司高级产品开发高级总监Dave Hiner表示:“我们需要以更低的功耗实现更高的内存带宽。雅克在最近的一次演讲中。“这就是你看到内存协同封装的地方,无论是封装内部还是芯片上。”

在另一个示例中,供应商倾向于将所有功能集成在单个芯片上。但在每一代,这种方法变得越来越艰难且昂贵。

有一个解决方案。“一种方法是将SoC分解成其功能块,然后重新包装它们或将这些功能块重新组合成芯片。这些微晶片基本上是放在一个包装中,一个挨一个。”

微晶片的方法很吸引人。“我们看到的趋势是,越来越多的客户希望找到一种方法,将不同的部分整合在一起。他们想把不同功能的芯片混搭在一起。”

芯片更多的是一种方法而不是一种包装。客户可以利用芯片模型和集成模具在现有的先进封装类型,如扇出2.5 d.还可以选择将逻辑堆叠到逻辑上,或将逻辑堆叠到内存上3 d-ic

那么最好的解决方案是什么呢?“问题是,我们的目标设备是什么,”中兴通讯负责研发的副总裁洪嘉兴(C.P. Hung)说日月光半导体在最近的IEEE电子元件与技术会议(ECTC)上的一个小组讨论中。“对于多芯片,你必须考虑I/O密度。我们可以用倒装芯片处理。如果这还不够,我们可以考虑散开。如果我们有多个需要集成的存储器,我们可能需要使用2.5D。”

图1:高性能计算封装的不同选项,基于间隔器的2.5D与基片上的扇出芯片(FOCoS)。来源:日月光半导体

图1:高性能计算封装的不同选项,基于间隔器的2.5D与基片上的扇出芯片(FOCoS)。来源:日月光半导体

Chiplet应用,挑战
并不是所有产品都需要基于chiplet的设计。事实上,对于许多应用程序来说,这是多余的。但对于特定的应用程序,芯片方法提供了灵活性,可以实现多种设计。例如,英特尔正在开发一种包含47块芯片的GPU Ponte Vecchio。其中两种基于10nm finfet。该设计总共拥有1000亿个晶体管。

在另一个例子中,AMD正在开发3D V-Cache,一种堆叠在处理器上的缓存芯片。这两种设备都是基于台积电的7纳米工艺。

图2:AMD的3D V-Cache将缓存堆叠在处理器上。来源:AMD

图2:AMD的3D V-Cache将缓存堆叠在处理器上。来源:AMD

芯片设计甚至可以在成熟节点上使用设备实现。“你可以拥有RF毫米波和光学互连等技术。他们将使用不同于fpga或cpu的技术。你可以有其他的技术,包括氮化镓英特尔(Intel)的研究科学家戴维·凯尔特(David Kehlet)说。

开发基于尖峰的设计并不简单。根据思科的说法,以下是主要挑战:

  • 设计和集成
  • 生态系统的复杂性
  • 制造、测试和产量
  • 资格和可靠性
  • 标准

“一般来说,对于任何技术变得更加主流或成熟的技术,您需要一个重要的司机,”思科技术副总裁杰雪说,在思科,ECTC。“司机需要来自高卷的人,所以他们推动投资,推动开发,推动成本。”

在一开始,设计师需要考虑许多问题。在ECTC, AMD的高级研究员Bryan Black概述了芯片的设计考虑和挑战:

  • 如何在一个系统中划分模具
  • 设计重用
  • 管理参数变化
  • 功率输出
  • 互连速度
  • 分区的开销
  • 全球钟表
  • 死亡安全
  • 热管理

设计人员还应看看处理制造过程的其他问题。“例如,具有基于小杉的设计的适当的基板和/或插入者至关重要,”销售和营销副总裁Rosie Medina说QP技术.“此外,客户需要考虑设计和制造基片和/或插入物的时间和成本。”

换句话说,除了设计考虑之外,提前制定制造策略也是有意义的。理想情况下,独立的设计和制造团队应该携手合作。一个设计不仅要在现场工作,而且要有生产价值。

选择一个制造伙伴是至关重要的,这里有几个选项:1)内部制造包装;2)在铸造厂工作;3)使用卫星定位系统;4)与多家供应商合作。

每个选择都是可行的。供应商的选择取决于能力、制造规模和成本。客户倾向于与他们信任的供应商合作。

发现死亡,互联
围绕芯片开发设计只是成功的一半。为了将基于微晶片的设计投入生产,供应商需要几个部分,如知识产权(IP)核、已知良好的模具(KGD)和模对模互连。

KGD是一个光秃秃的模具。在芯片中,目标是在封装中组装好模具。IP核包括开发芯片的构建模块,如I/O、处理器核和库。

在哪里可以找到芯片的IP核和芯片?有几个选择,包括开发自己的技术,去铸造厂和/或OSAT,并联系无晶圆厂ASIC设计公司。

AMD,英特尔和一些其他人有资源开发自己的小峰和IP。开发内部死亡/知识产权需要时间和金钱,但有一些优势。IC供应商拥有关于内部死亡的关键数据以及它们如何与他人互动。

“如果每一个死在特定产品的包是专门设计的,像我们一样在AMD,然后确定功率输出、互连,时钟,缓存层次结构,由一个设计团队和所有其他的处理方式与此同时,这使得它更容易发展,“AMD的黑人说。

但即使是更大的公司也无法承担内部开发所有IP的费用。他们可能希望通过第三方IP来节省时间和金钱。

这可能是一个重大挑战。例如,供应商可能想要使用另一家公司的模具。但这家公司可能不想分享芯片的内部工作原理,而这对芯片的全面特性至关重要。即使他们愿意分享数据,模具仍然需要经过验证和测试过程。

“问题是,我们是在内部开发模具,还是从外部找到它们?这将决定模具如何与架构交互,以及我们如何将它们组合在一起。这将影响它们在物理层面上的相互作用。”布莱克说。“在5年的时间框架内,我们将面临的挑战是不同组织的异质性。我们将如何从一个公司到另一个公司分享死亡来制造更复杂的设备?如果死亡来自几个不同的来源,那么我们最终将面临各种挑战的无尽配置。”

大多数公司内部都没有这些部件。挑战是找到必要的部件,这需要时间和资源。因此,也许与铸造厂和/或卫星定位系统合作更有意义。

几家芯片厂和sat正在实施他们的芯片策略,但并非所有的供应商都是一样的。台积电(TSMC)就是其中之一。这家代工巨头拥有大量通过认证的内部和第三方IP核。客户可以选择利用这些IP块来开发传统芯片。

台积电表示,许多用于传统芯片的IP核和芯片都可以用于开发基于微晶片的设计。它也有制造能力。

“业务模式与我们的晶圆业务没有什么不同,”台积电的张志军表示。“我们与客户合作,确定正确的芯片和集成方案。当我们把不同的芯片堆叠在一起时,每个芯片都来自我们的客户。它们都是针对特定客户设计的IP。他们选择他们想要整合的面料。我们提供解决方案,帮助客户使用不同的先进集成技术将不同的芯片集成在一起。”

其他铸造厂可能有类似或不同的策略。sat也在研究他们的芯片策略。不过,就目前而言,大多数供应商的策略类似于当前的打包流程。和以前一样,芯片代工厂为客户生产芯片。在那里,他们将成品芯片送到卫星系统,卫星系统负责处理封装组装要求。

一些代工厂提供各种包装组件,例如插入器.他们甚至会提供TSV为客户提供生产工艺。但是大部分的包装工作是由sat处理的。

最终,sat、晶圆厂和其他公司都想把芯片推向一个新的水平。许多人正在与ODSA合作,这是一个寻求将芯片带给大众的行业组织。ODSA正在研究几种技术,包括标准的模对模接口、参考设计和工作流程。所有这些都导致了芯片设计交换(CDX)的出现,这是一个从不同供应商购买和销售认证芯片的开放市场。

ODSA的Jawad Nasrullah说:“我们正在撰写一份CDX白皮书,为芯片制造行业提供指导。”“模型的一致性是开发零部件交易市场的关键。”

但至少两三年之后,开放的芯片交换还不会出现。实现这一目标需要时间和资源。

与此同时,对于芯片,厂商需要一种模对模互连/接口技术,将一个模与另一个模连接在一个包中。为了实现模对模互连,供应商在每个模上设计一个微小的IP块。该模块由一个与电路共同的物理接口组成。这样,带有公共接口的die就可以被连接起来,使它们能够相互通信。

基于小芯片的第一波的设计掺入了针对公司自己的设备的专有接口的模具与模具互连。但要扩大巨石的采用,该行业需要与开放式接口进行互连,使不同的模具彼此通信。

这是芯片的主要障碍。到目前为止,英特尔已经开发出了市场上为数不多的开放界面之一。这种技术被称为高级接口总线(AIB),是一种在芯片之间传输数据的接口方案。

供应商需要一个以上的模对模互连方案。其他技术也在研发中,但尚不清楚何时能准备好。这些包括:

  • ODSA正在定义一个名为Bunch of Wires (BoW)的模对模接口。
  • 光互连论坛正在开发一种叫做CEI-112G-XSR的技术。XSR使芯片的每道模对模连接性达到112Gbps。
  • Xilinx正在开发openbi,这是一种源自于高带宽内存(HBM)标准的模对模互连/接口技术。

设计和制造问题
最终,客户想要设计和制造产品。为此,供应商必须为给定的设计选择包类型或体系结构,以及适当的芯片和模对模互连。这不是一个简单的任务。这里有许多不同且令人困惑的选择。

一旦做出了这些决定,就到了设计阶段。使用EDA工具,供应商通常遵循传统的设计步骤,如设计入口、基板/插入器路由和布局,以及验证。

有些公司内部拥有EDA设计工具和专业知识。其他人可能有这些工具,但缺乏设计专业知识。

作为回应,ODSA正在制定一套用于开发基于微晶片的产品的设计指南。该文档称为“CDX工作流程白皮书和设计指南”,描述了芯片所需的各种建模技术以及如何实现它们。

在设计阶段,供应商必须对所需芯片的行为属性进行建模。机械性能、功率耗散和热性能的建模也很重要。在将其投入生产之前,理解设计的属性是非常必要的。否则,问题可能会浮出水面。

以模对模互连为例。华为技术营销总监Michael Liu表示:“在芯片或芯片之间高速、低延迟互连的背景下,存在多重挑战。JCET.“这包括但不限于实现超高带宽时的功耗。”

还有其他设计问题。而且,当然,设计必须是值得的。每个包装类型,例如2.5d / 3d,扇出等,有自己的制造流程。

Momentum正在开发铜混合键合技术,这是一种能够实现下一代2.5D封装、3D dram和3D ic的制造工艺。这也是理想的芯片。针对10微米及以下的间距,混合键合使用微小的铜对铜连接在封装中连接模具。在封装的研发中,混合粘接比现有的方法提供了更多的互连密度。

这不是一个简单的过程。混合焊接几乎不需要任何缺陷。产品的可靠性仍然是个问题。

在ECTC上,Xperi首次发布了俯仰尺寸为35μm的五模堆叠模块测试车的可靠性和热性能结果。Xperi产品营销副总裁Abul Nuruzzaman表示:“与现有技术相比,混合粘结部件的可靠性性能得到了显著提高。”Xperi是一家为客户提供混合粘结的IP供应商。混合粘结部件非常适合汽车等高温和/或腐蚀性环境。”

图3:Xperi的模-片混合键合流程。来源:Xperi

图3:Xperi的模-片混合键合流程。来源:Xperi

结论
显然,芯片是复杂的,有不同的部分。把它们放在一起是困难的部分。

在某些时候,所有的解决方案可能会一起出现。有许多应用可以使用芯片。

有关的
先进包装的下一波浪潮
一长串的选择将多芯片封装推向了设计的前沿,同时创造了令人眼花缭乱的选择和权衡。
新兴应用和包装的挑战
异构集成正在重塑一些市场,但并非所有应用程序都需要它。
高级封装的bump Vs. Hybrid Bonding
新的互连方式提高了速度,但同时也带来了更高的成本、复杂性和新的制造挑战。
扇出包装选择成长
曾经被视为低成本集成电路封装的选择,扇形输出正在成为主流和上游。
使芯片封装更加可靠
先进的软件包和旧技术的新创新都面临着挑战。



2的评论

Pankaj用 说:

我从这篇文章中学到了很多。谢谢。

我想补充的是,在构建长期的基于芯片的设计策略时,包含系统设计师是非常重要的。把这些设计看作是建筑微型化的下一波浪潮。在内部,这些“芯片”将开始表现得更像子系统,而不是我们熟悉的设备或组件。这些系统的集合将表现得更像一个异构的分布式系统。新的设计考虑事项与工作负载相关。如果大家有兴趣,可以随时联系我,或者看到我的MPSoC ' 17主题演讲或DAC ' 19论文。

Dev Gupta博士 说:

随着越来越多的热处理器芯片(比如几个热的自定义AI引擎和碎片gpu)堆叠在一个非常热的CPU下,热问题将变得越来越严重。添加甚至密集阵列(在距10 um)铜-铜热疙瘩能提取热量堆栈的顶部和底部的两端散热片/服务器可能,还不能够保持结温或热应力。如果不解决这个问题,从晶片堆中提取热量就会成为一个障碍。请在Chiplets和adv.pkg的下一个尝试中涵盖这方面。

Dev Gupta博士
椅子上,包装一体化
IEEE IRDS(设备和半导体的国际路线图)

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