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3nm/2nm的竞争日益不平衡

对定制化的重视、更多的包装选择以及不断上升的扩张成本正在改变整个行业的动态。

受欢迎程度

几家芯片制造商和无晶圆厂设计公司正在竞相开发3nm和2nm下一个逻辑节点的工艺和芯片,但事实证明,将这些技术投入大规模生产既昂贵又困难。

这也开始引发人们对这些新节点需要多快以及为什么需要的问题。迁移到下一个节点确实提高了性能,减少了功耗和面积(PPA),但它不再是实现这些改进的唯一方式。事实上,缩小特性对PPA的好处可能不如最小化数据在系统中的移动。由于设备是为特定应用而设计的,因此需要考虑许多因素和选项,例如不同类型的高级封装、硬件和软件的更紧密集成以及处理不同数据类型和功能的处理元素的混合。

“随着越来越多的设备联网,越来越多的应用程序可用,我们看到了数据的指数级增长。我们还看到了完全不同的工作负载,并且随着数据和不同使用模型的不断发展,可以预期工作负载将发生更多变化。这种数据进化正在推动硬件的变化,并带来了与以往不同的计算需求,”英特尔副总裁兼设计实现总经理Gary Patton在SEMI最近举行的先进半导体制造大会的主题演讲中表示。“我们绝对需要继续扩大技术规模,但这还不够。我们需要解决系统层面的异构集成、过程技术设计的协同优化、软件和硬件之间的优化,重要的是,继续推动AI和新的计算技术。”

因此,虽然晶体管级别的性能仍然是一个因素,但在前沿领域,它只是几个因素之一。但至少在可预见的未来,这也是一场大型芯片制造商不愿放弃或认输的竞赛。三星最近披露了其即将推出的3nm工艺的更多细节,该技术基于下一代晶体管类型称为agate-all-around(棉酚)场效应晶体管。本月,IBM开发了一种基于GAA场效应晶体管的2纳米芯片。此外,台积电正在研发3nm和2nm芯片,而英特尔也在开发先进的工艺。所有这些公司都在开发一种GAA场效应管叫做nanosheet场效应晶体管,其性能优于当今的finFET晶体管。但它们的制造难度更大,成本也更高。


图1:平面晶体管vs. finfet vs.门全能来源:Lam Research

3纳米技术预计将在2022年年中开始生产,2纳米技术预计将在2023/2024年开始生产,因此业界需要为这些技术做好准备。但形势令人困惑,关于新节点和新功能的公告并不完全像它们看起来的那样。一方面,该行业继续对不同节点使用传统的编号方案,但命名法并不能真正反映哪家公司领先。此外,芯片制造商在所谓的3nm节点上正朝着不同的方向发展,并不是所有的3nm技术都是相同的。

好处是每个新节点都是特定于应用程序的。在过去的几个过程节点中,芯片的扩展速度正在放缓,价格/性能优势一直在缩小,越来越少的公司能够负担得起仅基于最新节点的设计和制造产品。另一方面,开发这些工艺的成本正在飙升,装备一个领先晶圆厂的成本也在飙升。如今,三星和台积电是仅有的两家能够生产7纳米和5纳米芯片的供应商。

在那之后,晶体管的结构开始发生变化。三星和台积电正在生产基于目前finfet的7纳米和5纳米芯片。三星电子将转向3纳米的纳米片fet。英特尔也在开发GAA技术。台积电计划将finfet扩展到3nm,然后在2024年左右迁移到2nm的纳米片fet。

IBM也在开发使用纳米薄片的芯片。但该公司已经好几年没有自己生产芯片了,目前将生产外包给了三星。

缩放,混淆节点
几十年来,集成电路行业一直试图跟上摩尔定律每隔18到24个月,芯片中的晶体管密度就会翻一番。晶体管就像芯片中的开关,由源、漏、门组成。在工作中,电子从源流向漏,并由栅控制。有些芯片在同一设备中有数十亿个晶体管。

尽管如此,在18到24个月的周期内,芯片制造商会引入一种晶体管密度更大的新工艺技术,从而降低每个晶体管的成本。在这种被称为节点的节奏下,芯片制造商将晶体管规格扩大了0.7倍,使整个行业在同样的功率和50%的面积下实现了40%的性能提升。这个公式使新的、更快的芯片具有更多的功能。

每个节点都有一个数值名称。多年前,节点的命名是基于关键晶体管的度量,即栅极长度。“例如,0.5 μ m技术节点产生了一个0.5 μ m栅极长度的晶体管,”Nerissa Draeger解释道林的研究

随着时间的推移,栅极长度的扩展减慢了,在某个时刻,它与相应的节点数不匹配。Draeger说:“多年来,技术节点的定义不断演变,现在更多地被认为是一个代称,而不是任何关键维度的度量。”

在一段时间内,节点号已经变成了单纯的营销名称。例如,5nm是目前最先进的工艺,但没有统一的5nm规格,3nm、2nm等也是如此。当供应商对节点使用不同的定义时,情况就更加混乱了。英特尔的芯片基于10纳米工艺,这大致相当于台积电和三星的7纳米工艺。

多年来,供应商或多或少地遵循由国际半导体技术路线图(ITRS)定义的晶体管缩放规格。2015年,ITRS的工作停止了,该行业只能定义自己的规格。取而代之的是IEEE实现了设备与系统国际路线图(IRDS),该路线图的重点是继续扩展(More Moore)和高级封装与集成(More Than Moore)。

Draeger说:“我们的期望是,节点扩展将带来更好的设备性能、更高的电力效率和更低的建造成本。”

这并不容易。多年来,供应商使用传统的平面晶体管开发芯片,但这些结构在10年前在20nm时遇到了瓶颈。平面晶体管仍然用于28nm/22nm及以上的芯片,但该行业需要一种新的解决方案。这就是为什么英特尔在2011年推出了22nm的finfet。铸造厂随后在16nm/14nm的finfet。在finfet中,电流的控制是通过在鳍的三面各设置一个栅极来实现的。

FinFETs使行业继续扩大芯片规模,但它们也更复杂,功能更小,导致设计成本上升。IBS首席执行官汉德尔•琼斯表示,设计一款“主流”7纳米芯片的成本为2.17亿美元,而设计一款28纳米芯片的成本为4000万美元。在这种情况下,成本是在技术达到生产的两年或两年以上之后确定的。

在7nm及以下,静态泄漏再次成为问题,功率和性能优势开始减少。现在的性能提升在15%到20%之间。

与此同时,在制造方面,finfet需要更复杂的工艺、新材料和不同的设备。这反过来又推高了制造成本。“如果你将45nm和5nm进行比较,我们会发现晶圆成本增加了5倍。这是由于所需的处理步骤太多,”本·拉萨克,副总裁兼副总经理说美国电话号码

随着时间的推移,拥有这种资源或看到生产尖端芯片价值的公司越来越少。如今,GlobalFoundries、三星、中芯、台积电、联电和英特尔都在生产16纳米/14纳米的芯片。(英特尔称其为22nm)。但只有三星和台积电有能力生产7纳米和5纳米芯片。英特尔仍在研究7nm及以上技术,中芯国际也在研究7nm技术。

转向纳米片
在3nm及以下时,缩放变得更加困难。开发可靠且符合规格的低功耗芯片存在一些挑战。此外,根据IBS的数据,开发主流3nm芯片设计的成本是惊人的5.9亿美元,而5nm器件的成本是4.16亿美元。

然后,在制造方面,代工客户可以在3nm上走两条不同的道路,给他们带来艰难的选择和各种权衡。

台积电计划通过缩小5nm finfet的尺寸,将finfet扩展到3nm,使过渡尽可能无缝。IBS的Jones说:“台积电计划在2022年第三季度为苹果公司增加3纳米finfet的产量,计划在2023年推出高性能计算产品。”

不过,这是一种短期策略。当翅片宽度达到5nm时,finfet接近其实际极限,这相当于3nm节点。根据新的IDRS文件,3nm节点相当于16nm到18nm的栅极长度,45nm的栅极间距和30nm的金属间距。相比之下,5nm节点相当于18nm到20nm的栅极长度、48nm的栅极间距和32nm的金属间距。

一旦finfet碰壁,芯片制造商将转移到纳米片fet。三星就是其中之一,它将直接转向3纳米的纳米片fet。IBS表示,预计将于2022年第四季度生产。

据IBS称,台积电计划在2024年推出2nm的纳米片fet。英特尔也在开发GAA。几家无晶圆厂的设计公司正在研究3纳米和2纳米的器件,苹果等公司计划将该技术用于下一代器件。

纳米片场效应管是由细场效应管进化而来的。在纳米片中,finFET的鳍被放置在它的一侧,然后被分成独立的水平片。每一块或薄板都构成了通道。第一种纳米片场效应晶体管可能有3片左右。一个门包裹着所有的床单或通道。

纳米片在结构的四边实现了一个栅极,比finfet能够更好地控制电流。Leti公司高级集成工程师Sylvain Barraud表示:“与finFET相比,gaa叠置的纳米片fet除了具有更好的栅控制性能外,还得益于更高的有效通道宽度,提供了更高的直流性能。”

纳米片fet与finfet相比还有其他优势。在finfet中,器件的宽度是量化的,这影响了设计的灵活性。在纳米片中,集成电路供应商有能力改变晶体管中纳米片的宽度。例如,具有更宽薄片的纳米片可以提供更多的驱动电流和性能。狭窄的纳米片驱动电流更小,但占用的面积更小。

“宽范围的可变纳米片宽度提供了更大的设计灵活性,这是finfet不可能实现的,因为鳍片数量离散。最后,由于不同的工作功能金属,GAA技术还提出了多种阈值电压口味。”

第一批3nm器件已经开始以早期测试芯片的形式逐步推出。三星电子在最近的活动中公开了基于3纳米纳米片技术的6T SRAM的开发。该设备解决了一个主要问题。静态存储器缩放缩小了设备,但也增加了位线(BL)电阻。作为回应,三星在SRAM中加入了自适应双bl和细胞功率辅助电路。

三星的研究员Taejoong Song在一篇论文中说:“提出了门全能SRAM设计技术,除了功率、性能和面积之外,还可以更自由地提高SRAM的边际。”此外,还提出了sram辅助方案来克服金属电阻,从而使GAA器件的效益最大化。

与此同时,IBM最近展示了一款2纳米测试芯片。该装置基于纳米片fet,可集成多达500亿个晶体管。每个晶体管由三个纳米片组成,每个纳米片的宽度为14纳米,高度为5纳米。总的来说,晶体管有一个44nm的接触聚沥青与12nm的栅长。

IBM仍在研发阶段,计划在2024年推出这款芯片。但在任何节点上,纳米片设备在投入生产之前都面临几个挑战。“挑战的数量是无限的,”IBM混合云研究副总裁穆克什·卡雷(Mukesh Khare)说。“我认为最大的挑战包括泄漏。如何降低功率?当你的薄板厚度为5纳米,而通道长度为12纳米时,你如何在这么小的尺寸下提高性能?如何在2nm内获得合理的RC效益?最后,芯片必须比之前的节点更优秀。”

制作纳米片场效应晶体管很困难。“在门全能纳米片/纳米线中,我们必须在我们看不到的结构下面进行处理,在那里测量难度更大。这将是一个更加困难的过渡,”Lam Research计算产品副总裁大卫·弗里德(David Fried)说。

在工艺流程中,纳米片场效应晶体管首先在基底上形成超晶格结构。外延工具在衬底上沉积硅锗(SiGe)和硅的交替层。

这就需要严格的过程控制。“在线监测每一对Si/SiGe的厚度和组成是必不可少的,”Lior Levin说,产品营销总监力量.“这些参数是设备性能和产量的关键。”

下一步是在超晶格结构中开发微小的垂直鳍。然后,内部间隔就形成了。然后,形成源/漏,然后是通道释放过程。开发了栅极,产生了纳米片场效应晶体管。


图2堆叠纳米片fet的工艺流程。资料来源:Leti/Sem万博体育matext网页iconductor Engineering

不仅仅是晶体管
不过,晶体管的缩放只是方程式的一部分。在规模竞赛继续进行的同时,异质集成方面的竞争也变得同样激烈。许多最先进的体系结构不是在单个进程节点上开发一个单片芯片,而是合并了多个处理元素,包括一些高度专门化的处理元素和不同类型的内存。

英特尔的巴顿说:“分布式计算正在推动另一种趋势——特定领域的体系结构的范围不断扩大。”“我们看到的另一个趋势是,特定领域的架构从整体中分离出来,主要由人工智能驱动,并为提高效率而量身定制。”

先进的包装它将复杂的模具集成在一个包中,正在发挥作用。巴顿说:“包装创新现在开始在提高产品性能方面发挥更大的作用。”

技术副总裁Peter Greenhalgh说:“从一个节点到另一个节点的性能、功率和面积肯定涉及到更多的因素。手臂.“如果世界的所有收益都依赖于晶圆厂,你会非常失望。Arm提供了乐高设计的一部分。这个乐高被添加到其他乐高碎片中,形成一个非常有趣的芯片。要做到这一点有很多昂贵的方法,但也会有某种程度的商品化和统一。”

与向异构架构转变同步的是优势的构建——它跨越了从物联网设备到各级服务器基础设施的一切——以及谷歌、阿里巴巴、AWS和苹果等系统公司设计自己的硬件,以优化巨大数据中心内部的特定数据流。这引发了一种狂热的设计活动,包括自定义和非自定义硬件、非标准包以及各种方法,如内存中处理和近内存处理,这些方法在过去从未获得太多关注。它还关注如何对处理进行分区,在微架构中需要对哪些组件和流程进行优先级排序,以及基于特定异构设计的各种组件的最佳流程节点是什么。

Greenhalgh说:“视频加速就是一个很好的例子。“如果你是一家云服务器公司,你要做大量的视频解码和编码,你不想在CPU上做这些。你要在里面放个视频加速器。这是一种范式转变。”

所以有更多不同种类的处理器元素。此外,针对现有处理器核心开发了更多的扩展。

“我们一直有能力通过添加自定义指令或安装自定义加速器来扩展(ARC处理器)架构,”里奇·柯林斯(Rich Collins)说Synopsys对此.“现在的不同之处在于,越来越多的客户开始利用这一点。AI是一个流行词,它有很多不同的含义,但在这个术语背后,我们看到了很多变化。越来越多的公司将神经网络引擎添加到标准处理器上。”

这些变化不仅仅是技术上的。它还要求芯片公司内部发生变化,从各种工程团队的组成到公司本身的结构。

“过去,你会发明一堆产品,把它们放在一堆数据书的列表中,然后人们会试图找到它们,”肖恩·斯劳瑟(Shawn Slusser)说,他是亚马逊的销售、营销和分销高级副总裁英飞凌.“由于设备的复杂性和使用寿命,这种做法已经行不通了。我们现在正在考虑一种更像半导体超市的模式。如果你想把现实世界和数字世界连接起来,一切都在一个地方,包括产品、人员和专业知识。”

更大的公司一直在内部开发这种专业技术。这一点在苹果的M1芯片上表现得很明显。该芯片采用台积电的5nm工艺开发。它集成了Arm V8核心、图形处理器、定制微架构、神经引擎和图像信号处理器,所有这些都被捆绑在一个system-in-package.虽然这种设计可能不如其他使用标准行业基准的芯片,但运行苹果应用程序时的性能和功率改进是显而易见的。

据业界估计,截至目前,约有200家公司已经开发或正在开发加速器芯片。其中有多少人能存活下来还不得而知,但走向解体是不可避免的。另一方面,汽车、安全系统、机器人、AR/VR,甚至智能手机产生的数据太多,以至于所有数据都要送到云端进行处理。它耗时太长,需要太多的电源、内存和带宽。大部分数据都需要预处理,硬件越是为处理这些数据而优化,电池寿命就越长,电力成本就越低。

这就是为什么风投基金在过去几年里一直在向硬件初创公司投入大量资金。在未来12到24个月里,这一领域预计将显著缩小。

“在推论方面,随着公司进入市场并与客户接触,窗口将开始关闭,”Geoff Tate说Flex Logix.“在接下来的12个月里,投资者将开始获得硬数据,看看哪些架构真正胜出。在过去的几年里,关键是看谁的幻灯片最好。客户将加速视为运行神经网络模型的必要之恶。就我的模型而言,它的运行速度有多快,需要消耗多少电力,成本又有多少?’他们会选择在他们的比赛中最好的马或适合他们条件的马。”

云计算的设计也在发生变化。在云计算中,更快的处理速度和准确确定处理地点的能力会对能源效率、所需的不动产数量和数据中心的容量产生很大的影响。例如,不只是将DRAM连接到一个芯片上,该DRAM可以在多个服务器之间池化,从而允许工作负载分散到更多的机器上。这既为负载平衡提供了更大的粒度,也提供了一种分散热量的方法,从而减少了对冷却的需求,并有助于延长服务器的寿命。

“你在这些数据中心中有成千上万的服务器,在全球范围内有几十个数据中心,”Steven Woo说Rambus.“现在你得想办法把它们绑在一起。会有一些新技术出现。一个是DDR5,它更节能。再往外一点就是Compute Express Link(CXL)。长期以来,您可以放入服务器的内存量都是有限的。你只能在里面放这么多。但是,有了在云中做更多工作的能力和租用虚拟机的能力,工作负载的范围就大得多了。CXL使您能够在系统中拥有基本配置,同时还可以扩展可用的内存带宽和容量。所以现在你突然可以支持比以前更大范围的工作负载。”

结论
到达下几个流程节点的竞赛仍在继续。剩下的问题是,当他们可以通过其他方式获得足够的收益时,哪些公司会愿意花时间和金钱在这些节点上开发芯片。

不同市场的经济状况和动态,正迫使芯片制造商评估如何以最大的投资回报最佳地抓住市场机遇。在某些情况下,投资回报可能远远超过开发一款先进芯片的成本。实现不同的目标有很多选择,而达到目标的方法往往不止一种。

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2的评论

加布里埃尔Mendez-Hincapi 说:

成本效益问题正变得越来越关键。快速(2 - 3年)和非常昂贵的创建新节点损害了上一代节点的盈利能力,因为上一代节点的成本已经比上一代节点高了很多倍。类似于阿波罗计划。他们登上了月球,然后意识到去火星太贵了。所以中国将在2025年赶上他们。

触发 说:

如此多的努力是为了拖延线性规模的改进,而它应该是很明显的很久以前,光计算和碳纳米管的是比可实现的,只要行业想要跃进。希望中国能推动这些贪婪的公司做出飞跃!

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